삼성의 3nm 공정은 TSMC의 5nm 공정보다 트랜지스터 밀도는 낮지만 PPA는 능가함

요약하자면 제목과 같습니다.

 

삼성 5nm 공정(5LPE)의 트랜지스터 밀도는 약 126.5MTr/mm²이며 TSMC의 5nm 공정(N5) 트랜지스터 밀도는 약 173.1MTr/mm² 입니다.

삼성의 1세대 3nm 공정(3GAE) 트랜지스터 밀도는 더 낮지만 PPA(성능 성능, 전력 소비량, 면적 크기) 측면에서 TSMC의 5nm 공정을 능가할 수 있을 것입니다. 2세대 3nm 공정(GAP)의 매개변수는 1세대보다 좋아질 것이며, 최소한 미미한 개선 문제는 없을 것입니다.

 

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최근 삼성전자는 GAA(Gate-All-Around)를 활용한 3나노 공정 칩 양산에 돌입했다고 밝혔다.

TSMC는 현재 4nm 공정(fin field effect 트랜지스터, FinFET)을 사용하고 있으며, 1세대 3nm(N3)은 2022년 하반기에 양산될 예정입니다. 삼성은 3nm 공정 노드에서 TSMC를 능가할 것으로 보이며, 그러나 삼성의 3nm 기술은 정말 TSMC 이상입니까?

전통적인 인상에서 반도체 공정의 수가 적을수록 제조 공정이 더 고도화됩니다. 그러나 반도체 제조 공정이 14nm 노드에 진입하면서 기존 제조 공정 명칭이 '악플'이 되기 시작했고, 제조 공정이 디지털 게임이 되어 더 이상 업계에서 인정받지 못하고 있다.

명명 문제를 더 잘 해결하기 위해 Intel은 새로운 표준을 제안했습니다. Intel의 새로운 표준에 따르면 10nm 공정 칩을 사용하는 이론은 평방 밀리미터당 1억 개의 트랜지스터를 가져야 합니다.

하지만 실제로 TSMC의 10나노 공정 트랜지스터 밀도는 제곱밀리미터당 4810만개, 삼성전자는 제곱밀리미터당 5160만개로 인텔과의 세대차이는 여전히 존재한다.

공정 명명에 대한 통일된 산업 표준이 없기 때문에 일반 소비자는 비교를 위해 보다 직관적인 숫자를 선택하지만 다양한 팹 간의 명명 방법은 직접 비교의 요구 사항을 충족할 수 없습니다.

예를 들어 삼성이 양산하겠다고 밝힌 3나노 공정은 5나노보다 여러 면에서 강하다.그 중 5나노는 삼성 자체 제품과 비교되는데 TSMC의 5나노를 능가할 수 있을까?

1세대 3nm 공정은 5nm 공정(삼성 5nm)에 비해 45% 전력 소모, 23% 성능 향상, 16% 칩 면적 감소가 가능하다는 삼성의 공식 입장입니다. 무어의 법칙에 따르면 트랜지스터 수가 18~24개월마다 2배씩 늘어나는데 삼성이 5nm에서 3nm로 2배라는 목표를 달성하지 못했다는 점이 매우 흥미롭습니다.

Scotten Jones와 David Schor가 제공한 데이터에 따르면 삼성 5nm 공정(5LPE)의 트랜지스터 밀도는 약 126.5MTr/mm²이며 TSMC의 5nm 공정(N5) 트랜지스터 밀도는 약 173.1MTr/mm² 입니다. 칩 전력 소비 50%, 성능 30% 향상, 칩 면적 35% 감소.

이를 통해 삼성 1세대 3nm 공정(3GAE)의 트랜지스터 밀도는 약 150.6MTr/mm², 2세대 3nm 공정(3GAP)의 트랜지스터 밀도는 약 194.6MTr/mm²임을 알 수 있다.

경쟁사 TSMC의 공식 프로모션 언급: N5 공정 기술과 비교하여 N3 공정 기술의 논리 밀도는 약 70% 증가하고 동일한 전력 소비에서 주파수는 10-15% 증가하거나 전력 소비는 다음과 같이 감소합니다. 동일한 주파수에서 25-25%, 30%. 이 계산에 따르면 TSMC의 3nm 공정(N3)의 트랜지스터 밀도는 약 294.3MTr/mm2이다.

트랜지스터 밀도의 관점에서 볼 때 TSMC의 5nm 공정은 삼성의 1세대 3nm 공정(GAE)보다 훨씬 강력하고 2세대 3nm 공정(GAP)은 TSMC의 5nm 공정을 진정 능가합니다.

다만 TSMC는 트랜지스터 밀도 면에서 삼성의 2세대 3nm 공정을 크게 상회하는 3nm 공정(N3)을 하반기에 양산할 계획이다.

편집자의 코멘트:

반도체 칩의 경우 트랜지스터 밀도는 성능의 중요한 척도이지만 전체가 아닙니다. 사실, 기존 MOS 트랜지스터에서 FinFET 트랜지스터, 최신 GAA 아키텍처에 이르기까지 트랜지스터 밀도를 높이는 것 외에도 내부 누설률을 줄이고 프로세서 작동 주파수를 높이는 것도 똑같이 중요합니다.

새로운 트랜지스터 구조로서 GAA는 성능과 전력 소비 면에서 이점을 가져올 수 있지만 새로운 구조의 사용은 일부 공정 매개변수에 어느 정도 영향을 미칠 것입니다.

삼성의 1세대 3nm 공정(3GAE) 트랜지스터 밀도는 더 낮지만 PPA(성능 성능, 전력 소비량, 면적 크기) 측면에서 TSMC의 5nm 공정을 능가할 수 있을 것입니다. 2세대 3nm 공정(GAP)의 매개변수는 1세대보다 좋아질 것이며, 최소한 미미한 개선 문제는 없을 것입니다.

TSMC의 경우 1세대 3nm 공정(N3)은 계속 FinFET 구조를 사용하고 있으며 사양은 더 좋아졌지만 FinFET 공정이 점차 한계에 도달함에 따라 GAA 구조로 전환하는 것은 시간 문제일 뿐입니다.

TSMC가 GAA 구조로 전환할 때 삼성의 3nm 문제도 직면해야 하며, 이때 TSMC는 시장 수요를 충족하기 위해 트랜지스터 밀도가 약간 낮은 과도기 공정 버전을 출시할 것으로 보입니다.