TSMC의 2nm 지연을 2026년으로 연기하면 인텔이 2024년 또는 2025년에 20A 웨이퍼

 

 

 

TSMC는 향후 3년 동안의 로드맵을 공유하여 나머지 업계와 미래 목표를 강조했습니다. 대만 파운드리는 올해 말에 첫 번째 3nm(N3) 공정을 출하하고 2023년 2분기 또는 3분기에 향상된 효율 변형(N3E)을 출하할 예정입니다. 그 다음에는 N3 노드의 두 가지 추가 변형이 뒤따를 것입니다. , 즉 2024년과 2025년에는 각각 N3P(성능) 및 N3X입니다.

 

 

 

N3는 N5보다 대략 20-30% 밀도가 높으며 동일한 TDP에서 10-15% 더 많은 성능을 제공하거나 동일한 성능에서 25-30% 적은 전력을 소비합니다. N3E는 약간 더 효율적이지만 N6과 마찬가지로 새로운 노드가 아닙니다. 이제 큰 것인 N2로 이동합니다. TSMC는 2nm 노드를 2025년 후반까지 밀어붙였으며 이것이 우리가 여기서 말하는 대량 생산입니다. 첫 2nm 칩의 출하는 2026년에 시작됩니다.

 

 

N2는 N3E보다 밀도가 10%만 더 높기 때문에 칩 소형화는 실제로 한계에 도달한 것 같습니다. 성능 및 효율성 향상은 각각 15% 및 30%로 여전히 상당히 인상적이지만 N5 및 N3에 비해 N2와 N3 사이에는 훨씬 더 큰 격차가 있습니다. 우리는 전체 3년을 바라보고 있으며 이 기간 동안 TSMC는 고객의 요구에 더 잘 맞는 N3 변형을 제공할 것입니다.

 

한 사람의 손실은 다른 사람의 이익이며, 이는 반도체 산업에서도 마찬가지입니다. 인텔이 로드맵을 제공할 수 있다면(그러나 가능성은 낮아 보일 수 있음) 2023년에 4nm 노드를 활용하는 14세대 Meteor Lake 프로세서를 출시하고 2024년 말에 2nm(20A) Arrow Lake 라인업을 출시하거나 2025년 초 . 이것은 Intel이 TSMC보다 1년 내내 앞서게 할 것이며, 이는 2025년 말이나 2026년 초에 출시될 예정인 1.8nm(18A) Lunar Lake 프로세서로만 확장될 것입니다.

 

 

Intel은 2023년에 3nm 노드( RibbonFET )로 GAA(Gate All Around) 트랜지스터 아키텍처를 채택하고 TSMC는 2025년 말에 2nm 노드(나노시트)로 이를 구현할 예정입니다. 후자는 모바일 및 HPC 클라이언트를 위한 2nm 노드의 다양한 변형을 제공할 계획입니다.

 

웨이퍼 밀도가 낮다는 것은 칩 제조 비용이 더 많이 든다는 것을 의미하며, 거의 모든 첨단 마이크로프로세서는 TSMC, 삼성 또는 인텔에서 제작하기 때문에 업계 전반에 걸친 가격 인상이 눈앞에 있습니다. 적시 실행과 고밀도는 특정 클라이언트, 특히 NVIDIA와 Qualcomm을 Intel의 20A 노드로 밀어붙일 수 있습니다. 그러나 현재로서는 인텔이 지난 5년 동안 제 시간에 노드를 제공하지 않았기 때문에 이는 허황된 꿈에 불과 합니다.